EDA抢答器设计报告.doc
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1、_EDA实习设计报告课题名称:VHDL实现抢答器的设计 专业班级: 信息08-2 姓 名: 韩松 06号 指导老师: 蔡靖 2011年7月7日精品资料_精品资料目 录一 EDA数字技术的发展及应用21.1 EDA技术的发展与应用21.2设计的主要内容及要求21.3 本次设计的目的及意义3二 设计整体思路3三 单元模块设计部分43.1 抢答模块的设计23.2 计分模块的设计33.3 计时模块的设计43.4 数据选择模块的设计63.5 例化连接部分7五 EDA抢答器设计心得9参考文献11一 EDA数字技术的发展及应用1.1 EDA技术的发展与应用现代电子产品几乎渗透了社会的各个领域EDA技术是电子
2、设计的发展趋势, EDA工具从数字系统设计的单一领域,应用范围己涉及模拟、微波等多个领域,可实现各个领域电子系统设计的测试、设计仿真和布局布线等。设计者只要完成对电子系统的功能描述,就可利用计算机和EDA工具,进行设计处理,最终得到设计结果。随着大规模集成电路技术和计算机技术的不断发展,即使是普通的电子产品的开发,EDA技术常常使一些原来的技术瓶颈得以轻松突破,从而使产品的开发周期大为缩短、性能价格比大幅提高。不言而喻,EDA技术将迅速成为电子设计领域中的极其重要的组成部分。从目前的EDA技术来看,其发展趋势是政府重视、使用普及、应用文泛、工具多样、软件功能强大。 在信息通信领域,要优先发展高
3、速宽带信息网、深亚微米集成电路、新型元器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术,积极开拓以数字技术、网络技术为基础的新一代信息产品,发展新兴产业,培育新的经济增长点。1.2设计的主要内容及要求本次课程设计的主要目的旨在通过独立完成一个 “电子时钟”的设计,达到对EDA技术的熟练掌握,提升对EDA技术及应用课程所学内容的掌握和应用。以计算机为工具,设计者在EDA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。Quartus2在基于VHDL程
4、序设计中拥有输入设计流程 ,其包括设计输入,综合,适配,仿真测试和编程下载等方法。Quartus2与其他应用软件相比,他提供了更强大、更直观便捷和操作灵活的原理图输入设计功能,同时还配备了更丰富的适用于各种需要的元件库,其中包括基本的逻辑元件,宏功能元件,以及类似于IP核的参数可设置的宏功能块LPM库。与传统的数字电路实验相比,Quartus2提供原理图输入设计功能具有不可比拟的优势和先进性:1) 设计者不必具备许多诸如编程技术,硬件描述语言等知识就能迅速入门,完成较大规模的电路设计系统。2) 能进行任意层次的数字系统设计,传统的数字电路实验只能完成单一层次的设计。3) 能对系统中的任意层次,
5、或任一元件的功能进行精确的时序仿真。4) 通过时序仿真能迅速定位电路系统中的错误所在,并及时纠正。1.3 本次设计的目的及意义第一,加深对VHDL语言设计的理解;第二,通过对抢答器的设计加深对EDA课程的理解;第三,通过对抢答器的设计了解简易集成电路的设计思路;二 设计整体思路在本次课程设计中使用Altera公司的EPF10K10系列的FPGA芯片,基于实验室现有的DE-2实验板,实现“抢答器”的设计要求。(1) 设计一个可以容纳四组参赛队进行比赛的电子抢答器。(2) 具有第一抢答信号的鉴别和锁存功能。(3) 具有计时(10秒)功能。(4) 具有(自动)计分功能。(5) 具有犯规自动(减分)设
6、置电路。 精品资料三 单元模块设计部分单元模块设计部分分四个部分,包括:抢答模块,计时模块,计分模块,数据选择模块。每个模块的作用分别为:1.抢答模块:实现四路抢答功能,以选手最快速度将拨码开关置1为抢答成功。 2.计分模块:实现每位选手答题的计分功能,有手动加分减分功能,当选手抢答成功后10秒仍未答题则自动减分。3.计时模块:实现选手答题的计时功能,若选手抢答成功后没有答题则计时模块会发出信号给计分模块。4.数据选择模块:当选手抢答成功后,以该选手的号码最为数据选择的地址,数据选择将计时模块的减分信号线与该选手的计分模块相连接,若选手没有答题则扣分。 3.1 抢答模块的设计其程序如下: li
7、brary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qiangda isport( a:in std_logic; b:in std_logic; c:in std_logic; d:in std_logic; en_out:out std_logic; en:in std_logic; adrout:out std_logic_vector(3 downto 0); led_out:buffer std_logic_vector(6 downto 0);end qiangda;archit
8、ecture bhv of qiangda is signal key_in:std_logic_vector(3 downto 0);begin process(en)begin if en=1 then key_in=a&b&c&d; else key_inled:=1000000;-0 when1000=led:=1111001;-1 when0100=led:=0100100;-2 when0010=led:=0110000;-3 when0001=led:=0011001;-4 when others=led:=null; end case; led_out=led;end proc
9、ess;process(a,b,c,d)begin en_out=a or b or c or d; adrout=key_in;end process; end bhv; 3.2 计分模块的设计其程序如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jifen is port(a:in std_logic; b:in std_logic; c:in std_logic; led_out:out std_logic_vector(6 downto 0);end jifen;arc
10、hitecture bhv of jifen is signal cnt_a:std_logic_vector(2 downto 0); signal cnt_b:std_logic_vector(2 downto 0); signal cnt_c:std_logic_vector(2 downto 0); signal cnt:std_logic_vector(2 downto 0);beginprocess(a)begin if aevent and a=1 then cnt_b=cnt_b+1; end if; end process; process(b)begin if bevent
11、 and b=1 then cnt_a=cnt_a-1; end if;end process;process(c)begin if cevent and c=1 then cnt_c=cnt_c-1; end if;end process; process(cnt)begin cntled_outled_outled_outled_outled_outled_outled_outled_outled_outled_outled_outled_outled_outled_outled_outled_outnull; end case;end process;end bhv; 3.3 计时模块的
12、设计其程序如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jishi isport( clk:in std_logic; rst:in std_logic; rst1:in std_logic; led_out:out std_logic_vector(6 downto 0); en1:out std_logic);end jishi;architecture bhv of jishi is signal cnt:std_logic_vector(27 downto 0); s
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