基于TypeB卡阅读器的数字解调算法.pdf

2023 年 30 期众创空间科技创新与应用Technology Innovation and Application基于 TypeB 卡阅读器的数字解调算法陈俊凝（西北大学 信息科学与技术学院，西安 710127）非接触式 IC 卡系统由邻近卡（PICC）和近耦合设备（PCD）组成1，两者通过无线通信来完成信息传输。然而，PCD 解调误差大、速度慢，将出现系统无法正确通信的问题。解调能力提升，不仅可以发挥 PICC 芯片性能优势，还能够提升自身的可靠性和安全性，这对系统的运行起到关键性作用2。对于符合 ISO/IEC 144433TypeB 标准的 PICC，其发送给 PCD 的数字信息也是被附加在 847 kHz 的副载波上的，再利用负载调制将双重载波发送给 PCD，波特率为 106 kbps。简而言之，就是通过 106 kbps 的数字信号对 847 kHz 的副载波信号进行二进制相移键控（BPSK）调制，根据协议规定，采用连续 8 个周期初始相位固定的副载波信号来表示“0”，“1”则用与初始相位相差为连续 8 个周期的副载波信号表示4。1BPSK相干解调关键技术BPSK 调制利用载波信号的相位信息调制，包络检波无法检测到相位变化，因此采用相干解调方式更为理想5。特别是在 PICC 和 PCD 进行信息交互时，由于信号较弱，再加上外界干扰，信号在传送过程中很容易产生偏差，导致本地振荡产生的相干载波不能严格实现同频同相，并且大大影响了解调性能，因此在接收端实现载波同步非常重要6。本文对传统解调算法进行了深入研究，结合实际工程的需要，针对 BPSK 相干解调过程中的载波同步、码元同步等关键技术进行研究与实现，并且提出了优化方案加以对比分析。2载波同步2.1传统 Costas 环路原理锁相环在调制解调中发挥着重要作用7，其是一种典型的反馈控制电路，能够锁定相位8。然而传统锁相环技术对本地时钟频率要求较高，在跟踪载波时无法有效纠正较大频偏，也不适合宽率作者简介：陈俊凝（2003-），女。研究方向为电子信息科学与技术。摘要：该文以某款 PCD 芯片为研究对象，结合 ISO/IEC 14443 协议，针对该芯片与 TypeB 卡通信过程中出现频偏时，同步载波锁定困难导致解调误差较大，通信出错的问题，提出基于希尔伯特鉴相的载波同步算法；针对码元同步运算量大，导致解调速率慢，通信过慢的问题，提出增加内插点的码元同步算法。利用 FPGA 开发板搭建测试平台，完成解调算法的硬件实现，获得数据，相比原算法，该文设计算法在相同丢包率情况下，信噪比环境要求更低。关键词：ISO/IEC 14443；BPSK；希尔伯特鉴相；载波同步；数字解调算法中图分类号院U455.6文献标志码院A文章编号院2095-2945渊2023冤30-0046-04Abstract:Taking a PCD chip as a research pair,combined with ISO/IEC 14443 protocol,this paper proposes a carriersynchronization algorithm based on Hilbert phase recognition for the problems of large demodulation error and communication errorcaused by the difficulty of synchronous carrier locking when the frequency offset occurs in the communication process between thechip and the TypeB card.Aiming at the problem of large amount of code element synchronization operation easily resulting inslow demodulation rate and slow communication,a code element synchronization algorithm with increased interpolation points isproposed.Using the FPGA development board to build a test platform,complete the hardware implementation of the demodulationalgorithm,and sort out the data,compared with the original algorithm,the algorithm designed in this paper has lower signal-to-noise ratio environmental requirements under the same packet loss rate.Keywords:ISO/IEC 14443;BPSK;Hilbert Phase Detection;Carrier synchronization;Digital Demodulation algorithmDOI：10.19981/j.CN23-1581/G3.2023.30.01146-众创空间科技创新与应用Technology Innovation and Application2023 年 30 期范围内的基带码元同步。Costas 环9基于锁相环原理，其原理框图如图 1所示。图 1Costas 同步环路原理框图BPSK 信号被送入两路相乘器，与压控振荡器产生的 a、b 两点电压相乘，得到 c、d 两点电压，分别经过低通滤波器后相乘得到环路滤波器的输入电压 vg为vg=18m2（t）sin2（渍-兹），（1）式中：m（t）为调制信号，渍-兹 为本地信号与载波信号的相位差。对于 BPSK 信号而言，m（t）=依1，并且在 渍-兹 很小时，sin（渍-兹）=渍-兹，那么式（1）便可改写为vg=14（渍-兹）。（2）这时 vg通过环路滤波器间接控制数控振荡器的频率，环路滤波器的作用就是低通，仅允许 vg中的直流分量通过，数控振荡器（NCO）受到电压控制后调整频率不断使 渍-兹 尽可能变小，直到它减小为 0 时，就可以得到 vg=1/2m（t）。此时的电压和需要解调出的信号 m（t）只是幅值不同，直接输出这个电压就可以得到近似的解调结果。2.2基于希尔伯特鉴相的解调算法原理传统的 Costas10环解调效果较为理想，不过其仍然存在某些缺点，载波频率高的时候，对滤波器特性要求也就变高，因此在实际应用中，常搭配叉积鉴频算法11来提高效率，实现起来会有些繁琐。本文在 Costas 环法上做了部分改进，改进的结构如图 2 所示。希尔伯特鉴相模块总共有四路输入信号，与模数转换器（ADC）采样后的已调波和控制余弦 NCO 产生的的信号有关，其中已调信号与其 90毅相移的信号固定不变，NCO 经过环路不断调整生成的余弦波和 90毅相移后的正弦波持续进入鉴相模块，这些信号在模块内部按照算法进行数学运算，得到相位差。计算过程如下。设 m 为接收端收到的 BPSK 调制信号，mh是调制信号移相 90毅后的信号，琢 是余弦 NCO 信号，茁 是琢 经过 90毅相移的信号，棕c是载波中心频率，驻棕 为频偏，兹是载波的相位差，即m=m（t）cos（棕c+驻棕）t+兹），（3）mh=m（t）sin（棕c+驻棕）t+兹），（4）M=mhcos（棕ct）-msin（棕ct）=m（t）sin（驻棕t+兹），（5）N=mcos（棕ct）-mhsin（棕ct）=m（t）cos（驻棕t+兹），（6）因此可以得到驻棕t+兹=arctan（M/N）。（7）运算结果便是本地载波与调制信号的相位差。3位同步Gardner 算法12利用反馈环路，使得这种算法收敛速率高，运算量更小，所以本文选用了 Gardner 定时同步环路实现码元同步，其原理框图如图 3 所示。图 2基于希尔伯特鉴相的解调原理框图图 3Gardner 算法原理框图传统 Gardner 定时环路通常在每个码元内的采样点数较少，不能根据初始赋值来直接锁定最佳抽样时刻，必须通过内插滤波器和 NCO 模块不断地反馈计算出最佳采样点。对于本文所设置的参数，采样频率明显超过了码元速率，可以在每个码元内取得 31 个采样点，在这些采样点中，有位于最佳采样时刻附近的值。4硬件实现4.1载波同步的硬件实现载波同步模块采用 Costas 同步环路由环路滤波cahbdfgeU（k）X（k-1/2）X（k）47-2023 年 30 期众创空间科技创新与应用Technology Innovation and Application器、NCO 以及希尔伯特鉴相器等构成。对于环路滤波器，为了节省系统的硬件逻辑资源，简化计算，在不影响系统正常运行、确保误差在允许范围内，对环路系数的小数部分进行数据处理，将其转换为近似相等与 2 的负整数次幂的值，这样就可以直接采用右移法对环路进行运算。NCO 模块主要功能是产生同相的相干载波，然后通过低通滤波器得到数字基带信号，可以利用直接数字式频率合成器（DDS）原理实现 NCO 功能。在设计时，为了减少 ROM 占用的硬件资源，只在 ROM 中存储 1/4 周期的余弦波对应的值，其他周期的的值通过算法来计算。希尔伯特鉴相器由 4 个乘法器、2 个加法器以及1个实现反三角函数运算的 CORDIC 算法模块13组成，其结构如图 4 所示。乘法器和加法器采用 Quartus域中的 IP 核即可生成，CORDIC 算法模块采用 16 级流水线设计，将 x0、y0和 兹=0 导入到寄存器中，利用流水线对 n 个固定的右移结构实现 n 次迭代，这种结构尽管没有将逻辑资源的利用率降低，但是采用了较为简单的右移结构，简化了逻辑结构，有效提升了系统的时钟性能。此外，采用流水线结构也可以提高算法的运行速率，相比直接循环式结构的实现方法，速率提高了 n倍，是高速系统中的关键点。反三角函数对应的值存放在 ROM 中，可以减少资源占用空间。图 4希尔伯特鉴相算法模块4.2位同步的硬件实现本文采用 Gardner 定时同步环路实现位同步，由内插滤波器、定时误差检测、环路滤波器以及 NCO 模块构成。其中环路滤波器与 NCO 模块与内插滤波器模块使用 Farrow 结构，实现了基于拉格朗日多项式的立方插值滤波器功能14，该结构的滤波器由 FIR 滤波器实现，滤波器参数由仿真工具 FDATOOL 得到。4.3硬件测试结果硬件实现和模拟 BPSK 通信搭建的现场可编程门阵列（FPGA）硬件仿真环境如图 5 所示。图 5BPSK 通信实物图为了得到与测试结果相比较的绝对基准来评估解调效果，需要得到协议的误码率或丢包率的理论极限，推导出理论极限为Eb=VSrms2TbN0=VNrms2BW扇墒设设设设设设缮设设设设设设。（8）BERBPSK=12erfcEbN0姨蓸蔀。（9）ER=1-（1-BER）。（10）式（8）分别描述了 1 bit 信号能量值 Eb与有效电压值 VSrms和比特持续时间 Tb、功率谱密度 N0与噪声有效电压 VNrms和噪声带宽 BW 之间的关系；式（9）为BPSK 解调误码率计算公式；式（10）描述了数据丢包率和误码率的转换关系。将解调得到的数据导入 Matlab 中进行处理，得到数据在传输过程中的丢包率，将理论、实际以及原解调算法所得数据整合，得到丢包率（PER）对比结果，如图6 所示。图 6 中由左至右曲线分别为理论极限、本文算法、原芯片解调方案在不同信噪比情况下的丢包率，每一个数据点发送 500 个数据包。可以看到，在 0.1 PER 值处，TypeB 的理论极限与实际测量结果存在 3.1 dB 的48-众创空间科技创新与应用Technology Innovation and Application2023 年 30 期差异，这是因为理论极限不包括数据包在开始或结束检测时的错误概率，只包含了误码率。可以看到在 PER值为 0.1 的情况下，相比原解调算法，本文设计算法所需信噪比环境降低了 11 dB 左右，这说明本文设计算法可行，并且性能优于原解调算法。图 6理论尧实际及原算法丢包率对比5结论本文提出基于希尔伯特变换的 BPSK 解调算法并完成了算法的硬件实现，通过对该算法、某款 PCD 芯片解调算法的仿真，比较其在不同噪声环境下的丢包率得到该算法的解调优势：相比原算法，信噪比环境均降低了 11 dB 左右，在低信噪比环境下，也能正确获取数据，解调效果显著提升。因此，基于希尔伯特变换的 BPSK 解调方案，合理可行且容易实现。有望在 RFID 技术中得到广泛应用。参考文献院1 史春腾.基于 ISO/IEC 14443 协议非接触式智能卡读写设备测试方法研究J.中国标准化，2019（21）：189-196.2 GUPTA B B，NARAYAN S.A survey on contactless smartcards and payment system：technologies，policies，attacksand countermeasures J.Journal of Global Information Man原agement（JGIM），2020，28（4）：135-159.3 刘强.多标准非接触式 IC 卡支付终端兼容升级的研究与开发D.广东：华南理工大学，2018.4 任方正.基于 ISO/IEC14443A 的 NFC 传感器标签数字基带设计D.西安：西安电子科技大学，2019.5 甘秉鸿.BPSK/QPSK 信号全数字化解调的研究与设计D.四川：电子科技大学，2004.6 TSUKAMOTO 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