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有校時功能的數字钟一、基本要求1、有“時”“分”的十進數位顯示，“秒”信號驅動LED亮，暗。1.2、24小時爲一周期計數器74LS160解碼器74LS493、有校時電路(預置數功能)作用：數字時鐘的走時與標準時間一致。方法：採用開關控制4、定時間起鬧35S5、採用TTL電路(74LS系例)74LS系例工作速度快,功耗低。2.二、方框圖3.4.74LS90集成异步二、五、十進加法計數器一、管腳排列5.：五进计数器的时钟输入端Ro(1)和Ro(2)：异步复位端仅当Ro(1)Ro(2)“1”时复位Ro(1)Ro(2)“0”时计数NC：空脚S9(1)和S9(2)：异步置9端仅当S9(1)S9(2)“1”时置10016.仅当S9(1)S9(2)“0”时计数CPA：二进计数器的时钟输入端下降沿有效。QA：二进计数器的输出端。QD；QB；QC：五进计数器的输出端。GND：接地。7.二、功能表输入输出复位输入置位输入RO(1)RO(2)S9(1)S9(2)CPACPBQDQCQBQA110000 0110000 011100 1CP0二进计数0CP五进计数CPQA8421十进QDCP5421十进8.Ro(1)Ro(2)S9(1)S9(2)0在加法计数时,S9(1).S9(2)端最少应有一端接地。Ro(1).Ro(2)端必须有一端接地。9.三、74 LS90邏輯電路图10.內部結構:四個主從JK觸發器+門電路組成,整個計數器由二部分組成:第一部分是一位二進制計數器11.第二部分是五進制計數器12.13.14.15.16.17.18.十進制計數器8421码将QA与CPB联接,输出高低位顺序为QD；QC；QB；QA19.20.21.22.2、5421码将QD与CPA联接,输出高低位顺序为QA；QD；QC；QB23.24.标准时间源标准时间源产生的秒脉冲是计时的基准信号，要求有高的稳定度，为保证数字钟的计时精度，一般选用石英晶体振荡器电路。石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率容易调整。常取石英晶体的振荡频率为32768Kz，经15级2分频电路后，输出端正好可得到1Hz的标准脉冲。25.26.如果精度要求不高可以采用集成电路定时器555与RC组成的多谐振荡器。27.28.标准时间源 本案例标准时间源电路的组成分三部分：1、交流市电降压。2、密特整形电路。3、采用74LS90经二级分频得到秒信号。29.30.二级分频31.74LS160中规模集成同步十进制加法计数器一、管腳排列32.33.34.35.二功能表清零置数使能时钟输出功能CRPEEPETCPQ3Q2Q1Q00100000D3D2D1D0异步清零同步置数1111加计数同步计数111100保持包括CO=036.保持:37.三、应用1、60进制的秒计数器38.CO=Q3Q0.ET当Q3Q2Q1Q0=1001时,CO=1即计数到9之前,CO一直为低电平,而计数到9时,CO跳变为高电平,若CO直接接CP,则在个位计数到9就进行了进位加非门,变为个位的计数从9变0时,十位计入一个“1”。39.2、24进制的计数器40.译码、显示电路译码器由4片74LS49组成，每1片74LS49驱动1只数码管，显示时和分。74LS49为集电极开路输出的BCD七段译码器、驱动器，输出端（ag）为高电平有效，可驱动灯缓冲器或共阴极的LED数码管。41.74LS49的引脚和逻辑符号如图所示，42.当为 低电平时，不管其它输入端状态如何，ag均为低电平。当要求输出015时，消隐输入端（)应为高电平或开路。ag7段输出与数码管显示字符的关系如下图所示。43.44.数字闹钟的时、分快速校验电数字闹钟的时、分快速校验电路路(一)构思校时功能是数字钟必备的基本功能，为电路简单，本例中只进行时和分的校时。将秒分时三个计数器的串行计数方,为并行校时计数方法式,即将秒信号并行送到分时两个计数器,使分时计数器快速计数到需要的数值,再恢复到串行计数方法式。45.(二)方法设置二个控制开关S5校-校分S6校-校时设置S5或S6低电平-计时高电平-校时46.47.(三)实施1.将秒计数器(个位)74LS160芯片的P与T分开2.分和时计数器(个位)74LS160芯片的CP端与G2,G4分开48.1.当S5和S6都接到计时时,并行输入的秒脉冲信号断开,进行串行计数.49.当S5接到校时或S6接到校时时,秒计数保持,停止计数,此时时或分计数器的CP脉冲是秒信号,进行快速计数,达到校时的目的。50.起闹电路起闹电路数字闹钟的起闹电路，可由3个分组成。它包括 起闹控制电路、起闹定时电路 起闹可控振荡器。51.（1）起闹控制电路起闹控制电路要在时、分规定的时间起闹，主要是设置译码电路翻译出所需的起闹时间。译码器的地址输入是时、分计数器的有关状态输出，而译码器的输出经开关S1、S2、S3、S4可选择时和分。当闹钟的实际计时时间符合所选择的起闹时间时产生-个起闹控制信号（高电平）。起闹控制电路原理见下图52.53.54.起闹控制电路中的译码器根据时、分计数器个位和十位的计数范围不同，分别选用不同的译码电路。时、分计数器的十位计数范围分别是02或05，因此可选用3-8译码器74LS138；而时、分计数器的个位都是十进制，要选用4-16译码器或BCD-十进制译码器，本实例中选用的是BCD-十进制译码器74LS42。74LS42的引脚接线图和功能表如下图所示。74LS138的引脚接线图和功能表如下图所示。55.74LS421)管脚排列图56.2)57.58.3-8译码器74LS13859.60.逻辑符号61.（2）起闹定时电路起闹定时电路根据每次起闹时间在35s范围内可调这一要求，选用中规模集成电路的单稳态电路SN74121来实现。其定时时间的长短可由元件参数的改变来实现。62.SN74121为具有施密特触发器输入的单稳态触发器，可由正跳变触发，也可由负跳变触发。其正触发输入端（TR+)采用了施密特触发器，因此，有较高的抗扰度。又由于内部有锁存电路，故对电源Vcc也有较高的抗扰度。SN74121的引脚图、功能表如图29-17所示，引出端符号说明如表29-4所示。63.SN74121的引脚图64.65.66.Q正脉冲输出端负脉冲输出端TR+正触发输入端TR-(A),TR-(B)负触发输入端Rext/Cext外接电阻/电容端Rint内电阻端Cext外接电容端（正）NC空端67.起闹定时电路68.(3)起闹可控振荡器起闹可控振荡器可用集电极开路门(OC门)74LS03组成可控多谐振荡器，通过小型变压器(普通晶体管收音机输出变压器)驱动一只喇叭定时起闹。具体电路见下图所示。当单稳输出信号为0时，振荡器封锁停振；当单稳输出为1时，振荡器起振，喇叭啸叫。69.70.71.数字闹钟总逻辑图数字闹钟总逻辑图72.73.